在技術論壇上， 臺積電首次全面公開了旗下的3nm及2nm工藝技術指標 ，相比3nm工藝，在相同功耗下，2nm速度快10~15%;相同速度下，功耗降低25~30%。

只提升了10%，按照摩爾定律來看的話，新一代工藝的密度提升是100%才行，實際中也能達到70-80%以上才能算新一代工藝。

然而性能及功耗看著還不錯，但臺積電的2nm工藝在晶體管密度上擠牙膏，

臺積電沒有解釋為何2nm的密度提升如此低，很有可能跟使用的納米片電晶體管(Nanosheet)技術有關，畢竟這是新一代晶體管結(jié)構(gòu)，考驗很多。

密度提升只有10%的話，對蘋果及、AMD、高通、NVIDIA等客戶來說，這是不利于芯片提升的，要么就只能將芯片面積做大，這無疑會增加成本。

更重要的是，臺積電表示2nm工藝要到2025年才能量產(chǎn)，意味著芯片出貨都要2026年了，4年后才能看到，工藝升級的時間也要比之前的5nm、3nm更長。

因為后者預計在2024年就要量產(chǎn)20A工藝及改進版的18A工藝了，同樣也是“2nm”級別的。

臺積電在2nm工藝上的擠牙膏，倒是給了Intel一個機會，

目前兩家的2nm工藝都是PPT上的，但是臺積電這次的2nm工藝表現(xiàn)不盡如人意，這讓Intel勵志重回半導體工藝第一的目標有了可能。

關鍵詞： 工藝指標 晶體管密度 半導體工藝 芯片出貨